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高精密度(HDI板)电路板的耐热性介绍

HDI板的耐热性能是HDI可靠性能中重要的一个项目，HDI板的板厚变得越来越薄，对其耐热性能的要求也越来越高。无铅化进程的推进，也提高了HDI板耐热性能的要求，而且由于HDI板在层结构等方面不同于普通多层通孔PCB板，因此HDI板的耐热性能与普通多层通孔PCB板相比有所不同，一阶HDI板典型结构。HDI板的耐热性能缺陷主要是爆板和分层。到目前为止，根据多种材料以及多款HDI板的耐热性能测试的经验，发现HDI板发生爆板机率大的区域是密集埋孔的上方以及大铜面的下方区域。

耐热性是指PCB抵抗在焊接过程中产生的热机械应力的能力， PCB在耐热性能测试中发生分层的机制一般包括以下几种：

1) 测试样品内部不同材料在温度变化时，膨胀和收缩性能不同而在样品内部产生内部热机械应力，从而导致裂缝和分层的产生。

2) 测试样品内部的微小缺陷(包括空洞，微裂纹等)，是热机械应力集中所在，起到应力的放大器的作用。在样品内部应力的作用下，更加容易导致裂缝或分层的产生。

3) 测试样品中挥发性物质(包括有机挥发成分和水)，在高温和剧烈温度变化时，急剧膨胀产生的内部蒸汽压力，当膨胀的蒸汽压力到达测试样品内部的微小缺陷(包括空洞，微裂纹等)时，微小缺陷对应的放大器作用就会导致分层。

HDI板容易在密集埋孔的上方发生分层，这是由于HDI板在埋孔分布区域特殊的结构所导致的。有无埋孔区域的应力分析如下表1。无埋孔区域(结构1)在耐热性能测试受热膨胀时，在同一平面上各个位置的Z方向的膨胀量都是均匀的，因此不会存在由于结构的差异造成的应力集中区域。当区域中设计有埋孔且埋孔钻在基材面上(结构2)时，在埋孔与埋孔之间的A-A截面上，由于基材没有收到埋孔在Z方向的约束，因而膨胀量较大，而在埋孔和焊盘所在的B-B截面上，由于基材受到埋孔在Z方向的约束，因而膨胀量较小，这三处膨胀量的差异，在埋孔焊盘与HDI介质和塞孔树脂交界处和附近区域造成应力集中，从而比较容易形成裂缝和分层。

HDI板容易在外层大铜面的下方发生分层，这是由于在贴装和焊接时，PCB受热，挥发性物质(包括有机挥发成分和水)急剧膨胀，外层大铜面阻挡了挥发性物质(包括有机挥发成分和水)的及时逸出，因此产生的内部蒸汽压力，当膨胀的蒸汽压力到达测试样品内部的微小缺陷(包括空洞，微裂纹等)时，微小缺陷对应的放大器作用就会导致分层。

超实用的高频PCB电路设计70问答 之二
21.在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高 PCB 的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请介绍在高速（>100MHz）高密度 PCB 设计中的技巧?

在设计高速高密度 PCB 时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：

控制走线特性阻抗的连续与匹配。

走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的小间距。不同芯片信号的结果可能不同。

选择适当的端接方式。

避免上下相邻两层的走线方向相同，甚至有走线正好上下重叠在一起，因为这种串扰比同层相邻走线的情形还大。



利用盲埋孔(blind/buried via)来增加走线面积。但是 PCB 板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。

除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。

22.电路板 DEBUG 应从那几个方面着手？

就数字电路而言，先依序确定三件事情： 1. 确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。 2. 确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。3. 确认 reset 信号是否达到规范要求。 这些都正常的话，芯片应该要发出个周期(cycle)的信号。接下来依照系统运作原理与 bus protocol 来 debug。

23、滤波时选用电感，电容值的方法是什么？

电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如 果 LC 的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL 也会有影响。另外，如果这 LC 是放在开关式电源(switching regulation power)的输出端时，还要注意此 LC 所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。

24、模拟电源处的滤波经常是用 LC 电路。但是为什么有时 LC 比 RC 滤波效果差？

LC与 RC滤波效果的比较考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如 RC。但是，使用 RC 滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。

25、如何尽可能的达到 EMC 要求，又不致造成太大的成本压力？

PCB 板上会因 EMC 而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了 ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过 EMC的要求。以下仅就 PCB 板的设计技巧提供几个降低电路产生的电磁辐射效应。

尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。

注意高频器件摆放的位置，不要太靠近对外的连接器。

注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。


在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。



对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到 chassis ground。

可适当运用 ground guard/shunt traces 在一些特别高速的信号旁。但要注意 guard/shunt traces 对走线特性阻抗的影响。

电源层比地层内缩 20H，H 为电源层与地层之间的距离。

超实用的高频PCB电路设计70问答 之四

36、对于全数字信号的 PCB，板上有一个 80MHz 的钟源。除了采用丝网（接地）外，为了有足够的驱动能力，还应该采用什么样的电路进行保护？

确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。

37、如果用单的时钟信号板，一般采用什么样的接口，来时钟信号的传输受到的影响小？

时钟信号越短，传输线效应越小。采用单的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS 信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。

38、27M,SDRAM 时钟线（80M-90M），这些时钟线二三次谐波刚好在 VHF 波段，从接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？

如果是三次谐波大，二次谐波小，可能因为信号占空比为 50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采用下图公式得到。

39、什么是走线的拓扑架构？

Topology,有的也叫 routing order.对于多端口连接的网络的布线次序。

40、怎样调整走线的拓扑架构来提高信号的完整性？

这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。

41、怎样通过安排叠层来减少 EMI 问题？

，EMI 要从系统考虑，单凭 PCB 无法解决问题。层迭对 EMI 来讲，我认为主要是提供信号短回流路径，减小耦合面积，抑制差模干扰。另外地层与电源层紧耦合，适当比电源层外延，对抑制共模干扰有好处。



42、为何要铺铜？

一般铺铜有几个方面原因。１，EMC.对于大面积的地或电源铺铜，会起到屏蔽作用，有些特殊地，如 PGND 起到防护作用。２，PCB 工艺要求。一般为了电镀效果，或者层压不变形，对于布线较少的PCB 板层铺铜。３，信号完整性要求，给高频数字信号一个完整的回流路径，并减少直流网络的布线。当然还有散热，特殊器件安装要求铺铜等等原因。

43、在一个系统中，包含了dsp和 pld，请问布线时要注意哪些问题呢？

看你的信号速率和布线长度的比值。如果信号在传输在线的时延和信号变化沿时间可比的话，就要考虑信号完整性问题。另外对于多个 DSP，时 钟，数据 信号走线拓普也会影响信号质量和时序，需要关注。

44、除 protel 工具布线外，还有其他好的工具吗？

至于工具，除了 PROTEL，还有很多布线工具，如 MENTOR 的 WG2000,EN2000 系列和 powerpcb，Cadence 的 allegro，zuken 的 cadstar,cr5000 等，各有所长。

45、什么是“信号回流路径”？

信号回流路径,即 return current。高速数字信号在传输时，信号的流向是从驱动器沿 PCB 传输线到负载，再由负载沿着地或电源通过短路径返回驱动器端。这个在地或电源上的返回信号就称信号回流路径。Dr.Johson 在他的书中解释，高频信号传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI 分析的就是这个围场的电磁特性，以及他们之间的耦合。

46、如何对接插件进行SI分析？

在 IBIS3.2 规范中，有关于接插件模型的描述。一般使用 EBD 模型。如果是特殊板，如背板，需要SPICE 模型。也可以使用多板仿真软件（HYPERLYNX 或 IS_multiboard），建立多板系统时，输入接插件的分布参数，一般从接插件手册中得到。当然这种方式会不够，但只要在可接受范围内即可。

47、请问端接的方式有哪些？

端接（terminal）,也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上拉，电阻下拉，戴维南匹配，AC 匹配，肖特基二极管匹配。

48、采用端接（匹配）的方式是由什么因素决定的？

匹配采用方式一般由 BUFFER 特性，拓普情况，电平种类和判决方式来决定，也要考虑信号占空比，系统功耗等。

49、采用端接（匹配）的方式有什么规则？

数字电路关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到可以确定的信号。对于电平有效信号，在建立、保持时间的前提下，信号质量稳定；对延有效信号，在信号延单调性前提下，信号变化延速度满足要求。Mentor ICX 产品教材中有关于匹配的一些资料。另外《High Speed Digital design a hand book of blackmagic》有一章对 terminal 的讲述，从电磁波原理上讲述匹配对信号完整性的作用，可供参考。

50、能否利用器件的 IBIS 模型对器件的逻辑功能进行仿真？如果不能，那么如何进行电路的板级和系统级仿真？

IBIS 模型是行为级模型，不能用于功能仿真。功能仿真，需要用 SPICE 模型，或者其他结构级模型。