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140DDI35300 内置多层缓存
CPU 从不直接访问 RAM。现代 CPU 有一层或多层缓存。CPU 执行计算的能力比 RAM 向 CPU 提供数据的能力要快得多。其原因超出了本文的范围，但我将在下一篇文章中进一步探讨。

高速缓存比系统 RAM 更快，并且更接近 CPU，因为它位于处理器芯片上。高速缓存提供数据存储和指令，以防止 CPU 等待从 RAM 中检索数据。当 CPU 需要数据时——程序指令也被认为是数据——缓存会判断数据是否已经驻留并将其提供给 CPU。

如果请求的数据不在缓存中，它会从 RAM 中检索并使用预测算法将更多数据从 RAM 移动到缓存中。缓存控制器分析请求的数据并尝试预测需要从 RAM 中获取哪些额外数据。它将预期的数据加载到缓存中。通过将一些数据保存在比 RAM 更快的高速缓存中更靠近 CPU，CPU 可以保持忙碌状态，而不会浪费等待数据的周期。

我们的简单 CPU 具有三级缓存。第 2 级和第 3 级旨在预测接下来需要哪些数据和程序指令，将数据从 RAM 中移出，并将其移至更靠近 CPU 的位置，以便在需要时准备就绪。这些缓存大小通常在 1 MB 到 32 MB 之间，具体取决于处理器的速度和预期用途。

怎么运行的
CPU 的工作周期由控制单元管理并由 CPU 时钟同步。这个周期称为CPU 指令周期，它由一系列取指/译码/执行部分组成。可能包含静态数据或指向可变数据的指针的指令被取出并放入指令寄存器中。指令被解码，所有数据被放入 A 和 B 数据寄存器。该指令使用 A 和 B 寄存器执行，结果放入累加器。然后 CPU 将指令指针的值增加个指令指针的长度，然后重新开始。

假设计算机已收到从内存位置 10 读取数据的指令。为执行读取操作，140CPU65260该CPU 将 R/W 线提升到高电平以激活内存电路，为读取操作做准备。几乎同时，位置 10 的地址被放置在 AB 上。16位二进制（0000 0000 0000 1010）中的数字10被发送到AB中的内存中。10对应的二进制电信号操作内存中的特定电路，使该位置的二进制数据被放置到DB中。CPU 有一个内部寄存器，在读取操作期间被激活以接收和存储数据。然后CPU根据相关指令在下一个运行周期中处理数据。

每当 CPU 将数据从其内部寄存器之一发送到内存时，就会执行类似的操作，这是一种“写”操作。在这种情况下，R/W 线将设置为与读取操作相反的逻辑电平（即本例中的低电平）。写操作时，将要发送的数据放在DB中，同时目的地址放在AB中。此操作会将数据从 CPU 源位置传输到目标位置，目标位置可以是RAM中的内存位置，也可以是外部设备

为了让程序员设计出一个完整的程序，需要编写三个组件。

TSXCUSBMBP中央处理器代码：
通常用C 编程语言编写，CPU 代码通过调用由 Maxeler 编译器公开的适当函数来控制执行并使用 DFE 作为处理单元。

内核集：
每个内核都实现了一定的功能，大致相当于一个函数抽象。它有一组输入流和一组附加的输出流。

管理器是将数据流从 CPU 连接到接收内核的组件，反之亦然。它在内核和 LMem 之间建立连接并互连内核。管理器还构建了 CPU 代码与 DFE 交互的接口。

管理器和内核是用一种称为 MaxJ 的特定领域语言编写的。这种语言是Java 编程语言的超集，具有一些更适合更轻松地创建数据流程序的扩展。

编译器将内核的描述转换为数据流图，该图由后端物理布局在 FPGA 芯片上。后端通常计算量很大，因为需要考虑许多结构约束。

IS200STCIH1A 是GE Mark VI 下的DIN RAIL 接触式输入卡。该系统是 GE 终推出的 Speedtronic 蒸汽或燃气轮机管理系统之一。Speedtronic 系列从 20 世纪 60 年代的 Mark I 开始，一直到 1990 年代的 Mark VI 和 Mark VIe，包含众多系统。