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6GK7342-2AH00-0XA0 FPGA 设计中，逻辑模块的性能经常是不确定的，多次实现结果可能出现较大的差别，为了实现的一致性，一个方法就是锁定关键逻辑的位置，例如BRAM 和DSP 资源，这些资源的布局经常会对设计性能产生比较大的影响。我们可以先运行布局布线产生一个满足时序的实现结果，再将这个结果中的BRAM 和DSP 的位置锁定，作为约束指导下次布局布线的参考。

下面介绍锁定BRAM 和DSP 位置。

在PlanAhead 主界面，切换到【Floorplan – fp_usb_TIming】视图，单击【Design Runs】标签，可以看到impl_2实现结果中Timing Score 为0，说明此实现已满足到时序要求，如图10-79 所示，双击打开此实现结果。运行【Edit】→【Find】，按照图10-80 所示设置查找条件，找到设计中所有的BRAM和DSP 资源。
6GK7342-2AH00-0XA0 如果高速PCB 设计能够像连接原理图节点那样简单，以及像在计算机显示器上所看到的那样优美的话，那将是一件多么美好的事情。然而，除非设计师初入PCB 设计，或者是极度的幸运，实际的PCB 设计通常不像他们所从事的电路设计那样轻松。在设计终能够正常工作、有人对性能作出肯定之前，PCB设计师都面临着许多新的挑战。这正是目前高速PCB设计的现状–设计规则和设计指南不断发展，如果幸运的话，它们会形成一个成功的解决方案。

绝大多数PCB，是精通PCB器件的工作原理和相互影响以及构成电路板输入和输出的各种数据传输标准的原理图设计师，与可能知道一点甚至可能一点也不知道将小小的原理图连线转换成印刷电路铜线后将会发生什么的版图设计师相互合作的成果。通常，对终电路板的成败负责的是原理图设计师。但是，原理图设计师对的版图技术懂得越多，避免出现重大问题的机会就越多。

如果设计中含有高密度的FPGA，很可能会有许多挑战摆放在精心设计的原理图前面。包括数以百计的输入和输出口数量，超过500MHz(某些设计中可能更高) 的工作频率，以及小至半毫米的焊球间距等，这些都将导致设计单元之间产生不应有的相互影响。

并发开关噪声 个挑战很可能就是所谓的并发开关噪声(SSN)或并发开关输出(SSO)。大量的高频数据流将在数据线上产生振铃和串扰之类的问题，而电源和地平面上也会出现影响整个电路板性能的地线反弹和电源噪声问题。

为了解决高速数据线上的振铃和串扰，改用差分信号是很好的步。由于差分对上的一条线是吸收(Sink)端，另一条提供源电流，因此能从根本上消除感应影响。利用差分对传输数据时，由于电流保持在局部，因此有助于减小返回路径中的感应电流产生的“反弹”噪声。对于高达数百MHz 甚至数GHz的射频，信号理论表明，在阻抗匹配时可以传送大信号功率。而传输线匹配不好时，将会产生反射，只有一部分信号从发端传输到接收设备，而其他部分将在发送端和接收端之间来回反弹。在PCB上差分信号实现的好坏将对阻抗匹配(以及其他方面)起很大的作用。
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